Laporan Bab 7 Rangkaian Aritmatika (ADDER)

Half adder

Half adder adalah suatu rangkaian penjumlahan sistem bilangan biner yang paling sederhana.Rangkaian ini anya dapat digunakan untuk operasi penjumlahan data bilngan biner sampai 1 bit saja.Rangkaian Half Adder memiliki 2 terminal input untuk 2 variabel bilangan biller clan 2 terminaloutput ,yaitu SUMMARY OUT (SUM) dan CARRY OUT (CARRY)

berikut rangkain Half adder dapat di gambarkan sebagai berikut :

rangkain perkabelan dari half - adder :

tabel kebenaran Half adder :

Input		Output
A	B	Carry	Sum
0	0	0	0
0	1	0	1
1	0	0	1
1	1	1	0

FULL ADDER

Rangkaian Full adder dapar digunakan unutk menjumlahkan bilangan -bilangan biner yang dapat lebih dari 1 bit.Penjumlahan bilangan - bialangan biner sama halnya dengan penjumlahan bilangan desimal di mana hasil penjumlahan tersebut terbagi menjadi 2 bagian yaitu SUMMARY (SUM) dan CARRY ,apabila hasil penjumlahan pada suatutingkat atau kolom melebihi nilai maksimum maka output carry akan berda pada keadaan logika

rangkain perkabelan Full-adder :

tabel kebanaran dari full adder :

Laporan Bab 6 PENCACAH

Pencacah/counter merupakan rangkaian rangkain logika pengurut.Pencacah mempunyai karakteristik penting yaitu jumlah hitungan maksimum(modulus pencacah),menghitung ke atas atau ke bawah,operasi asikron atau sinkron dan bergerak bebas atau berhentu sendiri.Untuk menyusun rangkain pencacah,digunakan flip-flop.
Pencacah biasanya digunakan untuk menghitung banyaknya detak pulsa dalam waktu yang tersedia(pegukuran frewkuensi),untuk membagi frekwensi dan penyimpanan data,dapat digunakan penyimpanan data dan dapat juga digunsksn dalam pengurutan alamat dalam beberapa rangkain aritmatika.
Conter pada umumnya menggunakan IC TTL tippe SN 7454 atau SN 7474.Dalam percobaan ini,akan digunakan counter dengan tipe SN 7490.Gamabar dibawah memperlihatkan konsep dasar dari sebuah counter yang mana ouput Q dari sebuah flip-flop dihubangkan kepada salah satu input J clan K pada flip-flop yang lain.
Sebelum mulai input J clan K juga menjadi=0,kecuali flip-flop(1).Pada saat mulai mencacah input J dan K harus bernilai =1


Rangkain Percobaan


















dengan rangkaian seperti di atas makan skema perkabelannya adalah seperti gambar berikut :


















Tabel kebenaran :

BAB V FLIP- FLOP

FLIP-FLOP
FLIP FLOP merupakan suatu rangkaian yang terdiri dari dua elemen aktif (transistor) yang kerjannya saling bergantian.Fungsinya adalah sebagai berikut :
• Menyimpan bilangan biner
• Mencacah pulsa
• Menyerempakan / men-sinkron rangkain aritmatika
Misalnya : beberapa full yang dapat dikendalikan
Flip- flip bersifat Bistable : dua kondisi yang stabil 0 atau 1 .Kondisi ini akan tetap stabil tidak akan berubah jika tidak ada pemicu (input) yang masuk.
Jenis jenis Flip-flop :
1. RS flip-flop
2. JK flip-flop
3. JK flip-flop dengan PRESET dan CLEAR
4. D flip-flop
5. Master-Slave flip-flop

RS Flip-flop dengan Clock
RS Flip-flop dengan Clock merupakan pengenmbangan dari RS flip-flop dengan menambahkan dua gerbang NAND pada RS flip flop dari gerbang NAND dan gerbang AND pada RS flip-flop dari gerbang NOR yang bertujuan untuk masukan pemicu yang disebut dengan sinyal clock untuk mengubah nilai yang ada.

Simbol










Diagram

















Skema Pengkabelan


















Tabel

















Dari table kebenaran kedua rangkain diatas dilihat bahwa untuk sinyal clock yang tinggi ,flip-flop ini bekerja seperti SR flip-flop,sedangkan untuk sinyal clock yang rendah ,keluaran Q tidak bergantung kepada input R dan S,tetapi tetap mempertahankan keadaan terkahir sanpai datangnya sinyal clock berikutnya.
The latch mendasar adalah RS sederhana flip-flop (juga dikenal sebagai flip-flop SR), di mana R dan S berdiri untuk reset dan mengatur, masing-masing. Hal ini dapat dibangun dari sepasang cross-coupled NAND atau NOR gerbang logika . Bit disimpan hadir pada output Q. ditandai
Biasanya, dalam mode penyimpanan, masukan R dan S keduanya rendah , dan umpan balik mempertahankan keluaran Q dan Q dalam keadaan konstan, dengan Q komplemen dari Q. Jika S berdenyut tinggi sementara R diadakan rendah, maka output Q dipaksa tinggi, dan tetap tinggi bahkan setelah S kembali rendah; sama, jika R S berdenyut tinggi sementara diadakan rendah, maka output Q dipaksa rendah, dan tetap rendah bahkan setelah R kembali rendah.
Persamaan berikutnya keadaan flip-flop RS adalah

mana Q adalah kondisi saat ini n Q. e x t menjadi Q (nilai disimpan) di tepi jam.







('X' menunjukkan suatu kondisi Jangan peduli; makna sinyal tidak relevan)



















JK flip-flop
JK flip flop merupoakan SR flip flop yang telah di modifikasi sedemikian rupa.Pada SR Flip flop ,jik kedua input S dan R nya sama bernilai ‘1’,flip flop tidak mampu memproses kondisi output berikutnya ,Sebuah Jk flip flop di bentuk dari SR flip flop dengan tambhan gerbang AND pada sisi input SR-nya.









simbol



















diagram perkabelan

















tabel

















Cara kerja dari FF-Jk adalah sebagai berikut :
1. Pada saat J dan K keduanya rendah ,gerbang AND tiak memberikan tanggapan sehingga keluaran Q tetap bertahan pada keaadaan terakhirnya.
2. Pada saat J rendah dan K tinggi ,maka FF akan diseret hingga di peroleh keluaran Q =0 (kecuali jika FF memang sudah dalam keadaan reset atau Q memang sudah pada keadaan terendah )
3. Padaa saat J tinggi dan K rendah ,maka masukan ini akan mengeset FF hingga di peroleh keluaran Q=1 (kecuali jika FF memang sudah di dalam keadaan set atau Q sudah dalam keadaan tinggi)
4. Pada saat J dan K kedua-duanya tinggi,maka FF berada dalam keadaan “toggle”,artinya keluaran Q akan berpindah pada keadaan lawan jika pinggiran pulsa clocknya tiba.



D.flip-flop
D.flip-flop
Memiliki 1 input yang disebut D (data)serta 2 output yang akan disebut Q dan Q pada dasarnya D flip-flop diperoleh dari SR flip-flop yang salah satu inputnya did a[t dengan mengkomplemenkan input yang lain yaitu menmbahkan satu gerbang Not pada masukan.

D flip-flop adalah hari yang paling umum flip-flop digunakan. Hal ini lebih dikenal sebagai keterlambatan flip-flop
Output Q selalu mengambil keadaan masukan D pada saat tepi positif (atau tepi negatif jika masukan clock adalah aktif rendah). [7] Hal ini disebut flip-flop D karena alasan ini, karena output mengambil nilai masukan D atau input data, dan Penundaan dengan maksimum satu hitungan jam. D flip-flop ini dapat diartikan sebagai sel memori primitif, order terus nol , atau garis delay . Setiap kali pulsa jam, nilai Q selanjutnya adalah D dan Q dinyatakan sebelumnya.

tabel









Flip-flop ini sangat berguna, karena mereka membentuk dasar untuk register geser , yang merupakan bagian penting dari perangkat elektronik banyak. Keuntungan dari D flip-flop atas tipe-D latch adalah bahwa ia "menangkap" sinyal pada saat jam pergi tinggi, dan perubahan selanjutnya dari garis data tidak mempengaruhi Q sampai tepi jam berikutnya meningkat. Kekecualian adalah bahwa beberapa flip-flop memiliki "reset" input sinyal, yang akan mengatur ulang Q (nol), dan mungkin baik asinkron atau sinkron dengan jam.
Rangkaian di atas menggeser isi register ke kanan, satu bit pada setiap posisi transisi aktif jam. Input X digeser ke posisi bit paling kiri.



Klasik positif-tepi-dipicu D flip-flop


















Sebuah positif-tepi-dipicu D flip-flop
Sirkuit ini pintar [8]terdiri dari dua tahap dilaksanakan oleh SR NAND kait . Tahap masukan (dua selot di sebelah kiri) proses jam dan sinyal data untuk memastikan sinyal input yang benar untuk tahap keluaran (single latch di sebelah kanan). Jika jam rendah, baik sinyal output dari tahap masukan tinggi tanpa memperhatikan input data; output latch terpengaruh dan menyimpan keadaan sebelumnya. Ketika perubahan sinyal clock dari rendah ke tinggi, hanya salah satu dari tegangan output (tergantung pada sinyal data) pergi rendah dan set / reset output latch: jika D = 0, output lebih rendah menjadi rendah, jika D = 1, output atas menjadi rendah. Jika sinyal clock terus tinggal tinggi, output tetap menyatakan mereka terlepas dari masukan data dan gaya output latch untuk tinggal di negara yang bersangkutan sebagai masukan nol logis tetap aktif sementara jam sudah tinggi. Oleh karena itu peran output latch adalah untuk menyimpan data hanya ketika jam sudah rendah.
sirkuit ini berhubungan erat dengan D gated latch seperti kedua sirkuit mengkonversi kedua negara input D (0 dan 1) dengan dua kombinasi masukan (01 dan 10) untuk output SR latch oleh pembalik sinyal input data (baik di sirkuit split D sinyal tunggal dalam dua S komplementer dan sinyal R). Perbedaannya adalah bahwa di D gated latch gerbang NAND logis sederhana yang digunakan sedangkan pada dipicu D flip-flop-positif-tepi NAND SR kait yang digunakan untuk tujuan ini. Peran kait ini adalah "kunci" aktif menghasilkan output tegangan rendah (logis nol); sehingga D-tepi-positif dipicu flip-flop dapat dianggap sebagai sebuah D gated latch dengan pintu input latch.




Master–slave (pulse-triggered) D flip-flop
Master slave D flip-flop diciptakan dengan menghubungkan dua D gated kait di seri, dan pembalik yang memungkinkan masukan untuk salah satu dari mereka. Hal ini disebut master-budak karena latch dalam seri kedua hanya perubahan dalam menanggapi perubahan pertama (master) latch.
Istilah ini berarti pulsa-dipicu bahwa data yang dimasukkan di tepi terbit pulsa clock, tetapi output tidak mencerminkan perubahan sampai tepi jatuh dari pulsa clock.










master salve D flip-flop. Akan meresponnya di tepi negatif darimengaktifkan input (biasanya jam).
Untuk tepi-positif dipicu master-budak D flip-flop, ketika sinyal clock rendah (logika 0) yang "mengaktifkan" dilihat oleh gerendel pertama atau "master" D (sinyal clock terbalik) adalah tinggi (logika 1) . Hal ini memungkinkan master "" latch untuk menyimpan nilai masukan pada saat transisi sinyal clock dari rendah ke tinggi. Sebagai sinyal clock berjalan tinggi (0 ke 1) yang terbalik "mengaktifkan" yang pertama gerendel berjalan rendah (1 sampai 0) dan nilai dilihat pada masukan untuk menguasai latch "dikunci". Hampir bersamaan, dua kali terbalik "mengaktifkan" dari budak "kedua atau" D latch transisi dari rendah ke tinggi (0 ke 1) dengan sinyal clock. Hal ini memungkinkan sinyal yang ditangkap di tepi terbit jam oleh sekarang "dikunci" latch master melewati budak "" latch. Ketika kembali ke sinyal clock rendah (1 sampai 0), output dari budak "" latch "dikunci", dan nilai dilihat di tepi terbit jam terakhir diadakan sedangkan master "" latch mulai menerima baru nilai dalam persiapan tepi jam berikutnya meningkat.



Sebuah implementasi flop master-budak D flip-yang dipicu di tepi positif dari jam












Dengan menghapus inverter paling kiri dalam rangkaian di atas, jenis flip flop-D yang lampu strobo di tepi jatuh dari sebuah sinyal clock dapat diperoleh. Ini memiliki tabel kebenaran seperti ini: